什么是LVDS？

什么是LVDS？
现在的液晶显示屏普遍采用LVDS接口，那么什么是LVDS呢？
LVDS（Low Voltage Differential Signaling)即低压差分信号传输，是一种满足当今高性能数据传输应用的新型技术。 由于其可使系统供电电压低至 2V，因此它还能满足未来应用的需要。 此技术基于 ANSI/TIA/EIA-644 LVDS 接口标准。
LVDS 技术拥有 330mV 的低压差分信号 (250mV MIN and 450mV MAX) 和快速过渡时间。这可以让产品达到自 100 Mbps 至超过 1 Gbps 的高数据速率。此外，这种低压摆幅可以降低功耗消散，同时具备差分传输的优点。
LVDS 技术用于简单的线路驱动器和接收器物理层器件以及比较复杂的接口通信芯片组。通道链路芯片组多路复用和解多路复用慢速 TTL 信号线路以提供窄式高速低功耗 LVDS 接口。这些芯片组可以大幅节省系统的电缆和连接器成本，并且可以减少连接器所占面积所需的物理空间。
LVDS 解决方案为设计人员解决高速 I/O 接口问题提供了新选择。 LVDS 为当今和未来的高带宽数据传输应用提供毫瓦每千兆位的方案。
更 先进的总线 LVDS (BLVDS)是在LVDS 基础上面发展起来的，总线 LVDS (BLVDS) 是基于 LVDS 技术的总线接口电路的一个新系列，专门用于实现多点电缆或背板应用。 它不同于标准的 LVDS，提供增强的驱动电流，以处理多点应用中所需的双重传输。
BLVDS 具备大约 250mV 的低压差分信号以及快速的过渡时间。 这可以让产品达到自 100 Mbps 至超过 1Gbps 的高数据传输速率。 此外，低电压摆幅可以降低功耗和噪声至 小化。 差分数据传输配置提供有源总线的 +/-1V 共模范围和热插拔器件。
BLVDS 产品有两种类型，可以为所有总线配置提供 优化的接口器件。 两个系列分别是：线路驱动器和接收器和串行器/解串器芯片组。
总 线 LVDS 可以解决高速总线设计中面临的许多挑战。 BLVDS 无需特殊的终端上拉轨。它无需有源终端器件，利用常见的供电轨（3.3V 或 5V），采用简单的终端配置，使接口器件的功耗 小化，产生很少的噪声，支持业务卡热插拔和以 100 Mbps 的速率驱动重载多点总线。总线 LVDS 产品为设计人员解决高速多点总线接口问题提供了一个新选择。

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摘 要： 介绍了LVDS（低电压差分信号）技术的原理和应用，并讨论了在单板和系统设计中应用LVDS时的布线技巧。
    关键词： LVDS PCB设计
１ LVDS介绍
    LVDS（Low Voltage Differential Signaling)是一种低摆幅的差分信号技术，它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。
    几十年来，5V供电的使用简化了不同技术和厂商逻辑电路之间的接口。然而，随着集成电路的发展和对更高数据速率的要求，低压供电成为急需。降低供电电压不仅减少了高密度集成电路的功率消耗，而且减少了芯片内部的散热，有助于提高集成度。
    减少供电电压和逻辑电压摆幅的一个极好例子是低压差分信号（LVDS）。LVDS物理接口使用1.2V偏置提供400mV摆幅的信号（使用差分信号的原因是噪声以共模的方式在一对差分线上耦合出现，并在接收器中相减从而可消除噪声）。LVDS驱动和接收器不依赖于特定的供电电压，因此它很容易迁移到低压供电的系统中去，而性能不变。作为比较，ECL和PECL技术依赖于供电电压，ECL要求负的供电电压，PECL参考正的供电电压总线上电压值（Vcc)而定。而ＧLVDS是一种发展中的标准尚未确定的新技术，使用500mV的供电电压可提供250mV 的信号摆幅。不同低压逻辑信号的差分电压摆幅示于图１。
LVDS在两个标准中定义。IEEE P1596.3(1996年３月通过)，主要面向SCI(Scalable Coherent Interface)，定义了LVDS的电特性，还定义了SCI协议中包交换时的编码；ANSI/EIA/EIA-644(1995年11月通过)，主要定义了LVDS的电特性，并建议了655Mbps的 大速率和1.823Gbps的无失真媒质上的理论极限速率。在两个标准中都指定了与物理媒质无关的特性，这意味着只要媒质在指定的噪声边缘和歪斜容忍范围内发送信号到接收器，接口都能正常工作。 LVDS具有许多优点：①终端适配容易；②功耗低；③具有fail-safe特性确保可靠性；④低成本；⑤高速传送。这些特性使得LVDS在计算机、通信设备、消费电子等方面得到了广泛应用。
图２给出了典型的LVDS接口，这是一种单工方式，必要时也可使用半双工、多点配置方式，但一般在噪声较小、距离较短的情况下才适用。每个点到点连接的差分对由一个驱动器、互连器和接收器组成。驱动器和接收器主要完成TTL信号和LVDS信号之间的转换。互连器包含电缆、PCB上差分导线对以及匹配电阻。 LVDS驱动器由一个驱动差分线对的电流源组成通常电流为3.5mA)，LVDS接收器具有很高的输入阻抗，因此驱动器输出的电流大部分都流过 100Ω的匹配电阻，并在接收器的输入端产生大约350mA 的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑″1″和逻辑″0″状态。低摆幅驱动信号实现了高速操作并减小了功率消耗，差分信号提供了适当噪声边缘和功率消耗大幅减少的低压摆幅。功率的大幅降低允许在单个集成电路上集成多个接口驱动器和接收器。这提高了PCB板的效能，减少了成本。
    不管使用的LVDS传输媒质是PCB线对还是电缆，都必须采取措施防止信号在媒质终端发生反射，同时减少电磁干扰。LVDS要求使用一个与媒质相匹配的终端电阻（100±20Ω），该电阻终止了环流信号，应该将它尽可能靠近接收器输入端放置。LVDS驱动器能以超过155.5Mbps的速度驱动双绞线对，距离超过１０ｍ。对速度的实际限制是：①送到驱动器的TTL数据的速度；②媒质的带宽性能。通常在驱动器侧使用复用器、在接收器侧使用解复用器来实现多个 TTL信道和一个LVDS信道的复用转换，以提高信号速率，降低功耗。并减少传输媒质和接口数，降低设备复杂性。
LVDS接收器可以承受至少±1V的驱动器与接收器之间的地的电压变化。由于LVDS驱动器典型的偏置电压为+1.2V，地的电压变化、驱动器偏置电压以及轻度耦合到的噪声之和，在接收器的输入端相对于接收器的地是共模电压。这个共模范围是：+0.2V～+2.2V。建议接收器的输入电压范围为：0V～+ 2.4V。
    ２ LVDS系统的设计
    LVDS系统的设计要求设计者应具备超高速单板设计的经验并了解差分信号的理论。设计高速差分板并不很困难，下面将简要介绍一下各注意点。
    2.1 PCB板
  (A）至少使用４层PCB板（从顶层到底层）：LVDS信号层、地层、电源层、TTL信号层；
   （B）使TTL信号和LVDS信号相互隔离，否则TTL可能会耦合到LVDS线上， 好将TTL和LVDS信号放在由电源／地层隔离的不同层上；
   （C）使LVDS驱动器和接收器尽可能地靠近连接器的LVDS端；
   （D）使用分布式的多个电容来旁路LVDS设备，表面贴电容靠近电源／地层管脚放置；
   （E）电源层和地层应使用粗线，不要使用50Ω布线规则；
（F）保持PCB地线层返回路径宽而短；
   （G）应该使用利用地层返回铜线（gu9ound return wire）的电缆连接两个系统的地层；
   （H）使用多过孔(至少两个)连接到电源层(线)和地层(线)，表面贴电容可以直接焊接到过孔焊盘以减少线头。
   2.2 板上导线
   （A）微波传输线（microstrip）和带状线（stripline）都有较好性能；
   （B）微波传输线的优点：一般有更高的差分阻抗、不需要额外的过孔；
   （C） 带状线在信号间提供了更好的屏蔽。
   2.3 差分线
   （A）使用与传输媒质的差分阻抗和终端电阻相匹配的受控阻抗线，并且使差分线对离开集成芯片后立刻尽可能地相互靠近（距离小于１０ｍｍ），这样能减少反射并能确保耦合到的噪声为共模噪声；
   （B）使差分线对的长度相互匹配以减少信号扭曲，防止引起信号间的相位差而导致电磁辐射；
   （C）不要仅仅依赖自动布线功能，而应仔细修改以实现差分阻抗匹配并实现差分线的隔离；
   （D）尽量减少过孔和其它会引起线路不连续性的因素；
   （E）避免将导致阻值不连续性的90°走线，使用圆弧或45°折线来代替；
   （F）在差分线对内，两条线之间的距离应尽可能短，以保持接收器的共模抑制能力。在印制板上，两条差分线之间的距离应尽可能保持一致，以避免差分阻抗的不连续性。
2.4 终端
   （A）使用终端电阻实现对差分传输线的 大匹配，阻值一般在90～130Ω之间，系统也需要此终端电阻来产生正常工作的差分电压；
   （B） 好使用精度１～2%的表面贴电阻跨接在差分线上，必要时也可使用两个阻值各为50Ω的电阻，并在中间通过一个电容接地，以滤去共模噪声。
    2.5 未使用的管脚
    所有未使用的LVDS接收器输入管脚悬空，所有未使用的LVDS和TTL输出管脚悬空，将未使用的TTL发送／驱动器输入和控制／使能管脚接电源或地。
    2.6 媒质（电缆和连接器）选择
   （A）使用受控阻抗媒质，差分阻抗约为100Ω，不会引入较大的阻抗不连续性；
   （B）仅就减少噪声和提高信号质量而言，平衡电缆（如双绞线对）通常比非平衡电缆好；
   （C）电缆长度小于0.5m时，大部分电缆都能有效工作，距离在0.5m～10m之间时,CAT 3(Categiory 3)双绞线对电缆效果好、便宜并且容易买到，距离大于10m并且要求高速率时，建议使用CAT 5双绞线对。
    2.7 在噪声环境中提高可靠性设计
LVDS 接收器在内部提供了可靠性线路，用以保护在接收器输入悬空、接收器输入短路以及接收器输入匹配等情况下输出可靠。但是，当驱动器三态或者接收器上的电缆没有连接到驱动器上时，它并没有提供在噪声环境中的可靠性保证。在此情况下，电缆就变成了浮动的天线，如果电缆感应到的噪声超过LVDS内部可靠性线路的容限时，接收器就会开关或振荡。如果此种情况发生，建议使用平衡或屏蔽电缆。另外，也可以外加电阻来提高噪声容限，如图3所示。图中R1、R3是可选的外接电阻，用来提高噪声容限，R2≈100Ω。
    当然，如果使用内嵌在芯片中的LVDS收发器，由于一般都有控制收发器是否工作的机制，因而这种悬置不会影响系统。
    ３ 应用实例
    LVDS技术目前在高速系统中应用的非常广泛，本文给出一个简单的例子来看一下具体的连线方式。加拿大PMC公司的DSLAM（数字用户线接入模块）方案中，利用LVDS技术实现点对点的单板互联，系统结构可扩展性非常好，实现了线卡上的高集成度，并且完全能够满足业务分散、控制集中带来的大量业务数据和控制流通信的要求。 图４描述了该系统线卡与线卡之间、线卡与背板之间的连线情形，使用的都是单工方式，所以需要两对线来实现双向通信。图中示出了三种不同连接方式，从上到下分别为：存在对应连接芯片；跨机架时实现终端匹配；同层机框时实现终端匹配。在接收端串接一个变压器可以减小干扰并避免LVDS驱动器和接收器地电位差较大的影响。

 

20PIN单6定义： 1：电源2：电源3：地   4：地   5：R0-   6：R0+ 7：地   8：R1-   9：R1+   10：地   11：R2-   12：R2+    13：地   14：CLK-   15：CLK+ 16空 17空 18空 19 空 20空 每组信号线之间电阻为（数字表120欧左右） 20PIN双6定义： 1：电源2：电源3：地   4：地   5：R0-   6：R0+   7：R1-   8：R1+   9：R2-   10：R2+   11：CLK-   12：CLK+    13：RO1-   14：RO1+   15：RO2-   16：RO2+   17：RO3-    18：RO3+ 19：CLK1-    20：CLK1+ 每组信号线之间电阻为（数字表120欧左右） 20PIN单8定义： 1：电源2：电源3：地   4：地   5：R0-   6：R0+ 7：地   8：R1-   9：R1+   10：地   11：R2-   12：R2+    13：地   14：CLK-   15：CLK+   16：R3-   17：R3+ 每组信号线之间电阻为（数字表120欧左右） 30PIN单6定义： 1：空2：电源3：电源   4：空   5：空   6：空 7：空   8：R0-   9：R0+   10：地   11：R1-   12：R1+    13：地   14：R2-   15：R2+   16：地    17：CLK-   18：CLK+   19：地   20：空-   21：空   22：空   23：空    24：空    25：空   26：空   27：空   28空   29空 30空 每组信号线之间电阻为（数字表120欧左右） 30PIN单8定义： 1：空2：电源3：电源   4：空   5：空   6：空 7：空   8：R0-   9：R0+   10：地   11：R1-   12：R1+    13：地   14：R2-   15：R2+   16：地    17：CLK-   18：CLK+   19：地   20：R3-   21：R3+   22：地   23：空   24：空    25：空   26：空   27：空   28空   29空 30空 每组信号线之间电阻为（数字表120欧左右） 30PIN双6定义： 1：电源2：电源3：地   4：地   5：R0-   6：R0+ 7：地   8：R1-   9：R1+   10：地   11：R2-   12：R2+   13：地   14：CLK-   15：CLK+   16：地    17：RS0-   18：RS0+   19：地   20：RS1-   21：RS1+   22：地   23：RS2-   24：RS2+    25：地   26：CLK2-   27：CLK2+ 每组信号线之间电阻为（数字表120欧左右） 30PIN双8定义： 1：电源2：电源3：电源   4：空   5：空   6：空 7：地   8：R0-   9：R0+   10：R1-   11：R1+   12：R2-   13：R2+   14：地   15：CLK-   16：CLK+    17：地   18：R3-   19：R3+   20：RB0-21：RB0+   22：RB1-   23：RB1+   24：地    25：RB2-   26：RB2+   27：CLK2- 28：CLK2+ 29：RB3-   30：RB3+ 每组信号线之间电阻为（数字表120欧左右） 一般14PIN、20PIN、30PIN为LVDS接口。