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黑白CMOS图像传感器OV9120的原理及应用
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随着CMOS技术的发展及市场需求的增加www.8 t tt8. com，CMOS图像传感器得以迅速发展。CMOS图像传感器具有高度集成化、成本低、功耗低、单一工作电压、局部像素可编程、随机读取等优点，适用于超****数码相机、便携式可视电话、PC机电脑眼、可视门铃、扫描仪、****机、安防监控、汽车防盗、机器视觉、车载电话、指纹识别、手机等图像领域。本文介绍的是由美国OｍｎｉVｉｓｉｏｎ技术公司生产的OV9120黑白CMOS图像传感器，它采用独特的传感器专利工艺技术和先进的算法（ａｌｇｏｒｉｔｈｍｓ）解决8t t t 8. c o m了先前CMOS感光器件固定图像噪声（FPN）的限制。因而可
OV9120采用48脚LCC封装，其引脚排列如图1所示ssBbww。
3 结构性能及工作原理
3.1 内部结构
OV9120内置1312×1036分辨率的镜像阵列、10位A／D转换器、可调视频窗、SCCE接口、可编程帧速率控制、可编程／自动曝光增益控制、内外帧同步、亮度均衡计数器、数字视频端口、定时产生器、黑电平校准及白平衡控制等电路。其内部结构如图2所示ssBbww。
3.2 性能特点
OV9120是135万像素（1312×1036）、1／2英寸的CMOS图像传感芯片，它采用SXGA／VGA格式，最大帧速率可达到30帧／ｓ（VGA），该芯片将CMOS光感应核与外围辅助电路集成在一起，
ssbbww. com具有可编程控制功能。OV9120芯片的基本参数如下
●图像尺寸:6.66ｍｍ×5.32ｍｍ，像素尺寸，5.2mｍ×5.2mｍ；
●信噪比＞54ｄB；
●增益
ssbbwW.com范围:0～24ｄB；
●SXGA输出时，阵列大小为1280×1024，VGA输出时，阵列大小为640×480；
●供电电源电压为直流3.3V和2.5V；
●暗电流: 28ｍV／ｓ；
●动态范围:60ｄB。
3.3 工作原理
CMOS镜像阵列的设计主要建立在逐行传送的扫描场读出系统和带同步像素读出电路的电子快门之上。而电子曝光控制算法（或系统规则）则建立在整个图（物）像亮度基础之上。在景像（或布景）正常时，
SsbbwW.com曝光都比较理想。但在景像光线不
。对于ssbbww. com
www.ssbbww.com在内部1312×1036边界内的任何地方定位。变动窗口尺寸或
www.d dd tT. com不会使帧速（或数据速率）发生变化。帧速可通过主时钟下行（ｄｏｗｎ）、
Ssbbww.com垂直同步定时、或采用跳读技术的QVGA格式使其发生变动。OV9120内部嵌入了一个10位A／D转换器，因而www.ssbbww.com同步输出10位的数字视频流D[9..0]。在输出数字视频流的ssbbww. com，还可提供像素同步时钟PCLK、水平参考信号HREF以及垂直同步信号VSYNC，以方便外部电路读取图像。
ZV端口
www.hnygpx.com相机（镜头）的焦距调节视频端口。OV9120的ZV功能能使相机透镜变焦而急速移向（或移离）目标。OV9120可利用
SSBBww将这种影响降到最小
。当OV9120的RESET脚拉高至VCC时，全部8ttT8硬件将复位。ssbbww. comOV9120将清除全部8ttT8寄存器，并复位到
www.Dddtt.com的默认值。实际8ttt8上，也www.ssbbww.com通过SCCB接口触发来实现复位。
www.ddd tt. comSCCE端口SSBBww访问内部
8 tt t8.com寄存器，
8ttt8，OV9120的内部配置www.ssbbww.com通过SCCE串行控制端口来进行。SCCB的接口有SCCE 、SIO＿C 、SIO＿D三条引线，其中SCCE是串行总线使能信号，SIO＿C是串行总线时钟信号，SIO＿D是串行总线数据信号。SCCB对总线功能的控制
8 t tt8. com是依靠SCCE、SIO＿C、SIO＿D三条总线上电平的
www .ddd Tt. com以及三者之间
dd dtt. com避免传送无用的信息位，可分别在传输开始之前和传输结束之后将SIO＿D设置为高电平。在数据传输期间，SCCE始终保持低电平，
www.，SIO＿D上的数据传输由SIO＿C来控制。当SIO＿C为低电平时，SIO＿D上的数据有效，SIO＿D为稳定数据www .ddd Tt. com。而当SIO＿C上每出现wWw.一正脉冲时，系统都将传送一位数据。OV9120有两种工作方式:主模式和从模式。主模式下，OV9120
dddtt主导设备，www.XCLK上的外部晶振输入经过ssbbww内部分频后可得到PCLK信号。当OV9120采集到图像后，在PCLK的下降沿到来时，系统便可依次将像素值输出，www.外部只是被动的接收信号。而在从模式下，OV9120则可dddtt从属设备，www.XCLK不能与外部晶振相接，但www.ssbbww.com受外部器件，也www.hnygpx.com主设备信号的控制。即由主导设备发送一个MCLK时钟信号，并在此信号的同步下依次发送像素值。
4 OV9120在图像采集系统中的应用
整个图像采集系统主要由OV9120图像传感芯片、CPLD控制模块、RAM存储器、DSP信号
8tTt8器、晶振电路等几部分组成。
在本系统中，OV9120dddtt系统的图像传感器，首先在其内部将获取的图像采样量化，
在外部逻辑的控制下输出数字图像，并存入图像存储器。CPLDdddtt采集系统核心控制逻辑的主控模块，可用8ttt8来协调
8ttt8各模块的工作。OV9120的SCCB总线参数配置是整个控制逻辑模块执行的起点，只有利用
系统上电后，应首先对CMOS图像采集芯片进行初始化，以确定采集图像的开窗www.d dd tT. com、窗口大小和黑白工作模式等。这些参数均受OV9120内部相应寄存器值的控制。www.ddd tt. com内部寄存器的值www.ssbbww.com通过OV9120芯片上提供的SCCB串行控制总线接口来存取，8ttt8，CPLD就www.ssbbww.com通过控制SCCB总线来完成参数的配置。
配置的具体方法可采用三相写数据的方式，即在写寄存器过程中先发送OV9120的ID地址，发送写数据的目地寄存器地址，接着是要写的数据。
8 tt t8.com连续给寄存器写数据，
8ttt8，写完一个寄存器后，OV9120会自动把寄存器地址加1，在程序控制下继续向下写，而不需要sSbBwW.cOm再次输入地址，这样，
三相写数据就变成了两相写数据。www.ddd tt. com本系统只需对有限个不连续寄存器的数据进行更改，而对全部8ttT8寄存器都加以配置会浪费
8ttt8时间和资源，8ttt8，www.ssbbww.com只对需要sSbBwW.cOm更改数据的寄存器进行写数据。而对于
系统配置完毕后，将进行图像数据的采集。在采集图像的过程中，最主要的是判别一帧图像数据的开始和结束时刻。在仔细研究了OV9120输出同步信号（VSYNC是垂直同步信号、HREF是水平同步信号、PCLK是输出数据同步信号）的基础上，用VHDL语言便可实现采集过程起始点的精确控制。
VSYNC的上升沿表示一帧新的图像的到来，下降沿则表示一帧图像数据采集的开始（CMOS图像传感器是按列采集图像的）。HREF是水平同步信号，其上升沿表示一列图像数据的开始。PCLK是输出数据同步信号。HREF为高电平即可开始有效地数据采集，而PCLK下降沿的到来则表明数据的产生，PCLK每出现wWw.一个下降沿，系统便传输一位数据。HREF为高电平期间，系统共传输1280位数据。也www.hnygpx.com说:在一帧图像中，即VSYNC为低电平期间，HREF会出现wWw.1024次高电平。而下一个VSYNC信号上升沿的到来则表明分辨率1280×1024的图像采集过程的结束。
实现采集的软件设计可在MAX＋ｐｌｕｓII环境中实现。软件设计的主要工作是CPLD对OV9120的配置。在开始充电时，首先对系统进行初始化。CPLD的全局时钟可用8ttt824MHｚ的晶振电路产生。配置时首先配置SCCB，配置完毕后将SCCE置1。当接收到DSP的开始采集信号后，根据同步信号的www .ddd Tt. com来判定是否开始采集数据，采集数据的ssbbww. com可将数据送往SRAM。当DSP接收到CPLD的读取信号后，即可开始读取数据，并在DSP中完成图像的8tTt8。采集8tTt8的部分主程序如下:
ｒｅｓｅｔ2:ｐｒｏｃｅｓｓ（ｒｅｓｅｔ_ｉ,ｎ1,ｃｌｋ)
ｂｅｇｉｎ
ｉｆ ｒｅｓｅｔ_ｉ＝‘0’ｔｈｅｎ ｓｃｃｅ_ｐ＜＝‘1’；
ｅｌｓｅ
ｉｆ（ｎ1＝‘1’ ｏｒ ｍ1＝‘1’）ｔｈｅｎ
ｓｃｃｅ_ｐ＜＝‘1’;
ｅｌｓｅ ｓｃｃｅ ｐ＜＝‘0’;
ｅｎｄ ｉｆ;
ｅｎｄ ｉｆ;
ｅｎｄ ｐｒｏｃｅｓｓ ｒｅｓｅｔ2;
ｃｌｋ1: ｐｒｏｃｅｓｓ(ｎ1,ｃｌｋ)
ｖａｒｉａｂｌｅ ａ: ｉｎｔｅｇｅｒ ｒａｎｇｅ 254 ｔｏ 0;
ｂｅｇｉｎ
ｉｆ(ｓｉｏ_ｃ_ｓｔａｒｔ＝‘0’ OR ｎ1＝‘1’) ｔｈｅｎ
ｑ＜＝‘1’;ａ:＝0;
ｅｌｓｅ
ｉｆ(ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘1’) ｔｈｅｎ
ｉｆ(ｓｉｏ_ｃ ｓｔａｒｔ＝‘1’ ａｎｄ ｎ1＝‘0’) ｔｈｅｎ
ｉｆ ａ＜254 ｔｈｅｎ; ａ:＝ａ＋1;
ｅｌｓｅ ａ:＝1;
ｅｎｄ ｉｆ;
ｉｆ ａ＜127 ｔｈｅｎ ｑ＜＝‘0’;
ｅｌｓｅ ｑ＜＝‘1’; ｅｎｄ ｉｆ;
ｅｎｄ ｉｆ;
ｅｎｄ ｉｆ;
ｅｎｄ ｉｆ;
ｅｎｄ ｐｒｏｃｅｓｓ ｃｌｋ1;
ｌｏｃｋ:ｐｒｏｃｅｓｓ(ｓｉｏ_ｃ_ｓｔａｒｔ,ｑ)
ｖａｒｉａｂｌｅ ｎ: ｉｎｔｅｇｅｒ ｒａｎｇｅ 8 ｔｏ 0;
ｂｅｇｉｎ
ｉｆ( ｓｉｏ_ｃ_ｓｔａｒｔ＝‘0’ ｔｈｅｎ ｌｏａｄ＜＝‘1’;ｎ:＝0;
ｅｌｓｅ
ｉｆ (ｑ ＇ｅｖｅｎｔ ａｎｄ ｑ＝‘0’） ｔｈｅｎ
ｉｆ ｎ＜8 ｔｈｅｎ ｎ＝ｎ＋1；
ｌｏａｄ＜＝‘0’；
ｅｌｓｅ ｎ:＝0；ｌｏａｄ＜＝‘1’；
ｅｎｄ ｉｆ；
ｅｎｄ ｉｆ；
ｅｎｄ ｉｆ；
ｅｎｄ ｐｒｏｃｅｓｓ ｌｏｃｋ；
ｒｅｇ1: ｐｒｏｃｅｓｓ（ｎ1，ｑ，ｌｏａｄ）
ｖａｒｉａｂｌｅ ｐｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(7 ｄｏｗｎｔｏ 0);
ｖａｒｉａｂｌｅ ｂ:ｉｎｔｅｇｅｒ ｒａｎｇｅ 7 ｔｏ 0；
ｖａｒｉａｂｌｅ ｃ:ｉｎｔｅｇｅｒ ｒａｎｇｅ 13 ｔｏ 0；
ｂｅｇｉｎ
ｉｆ（ｎ1＝‘1’ｏｒ ｒｅｓｅｔ＿ｉ＝‘0’） ｔｈｅｎ ｐ＜＝‘1’；ｃ:＝0； ｂ:＝0；QB＜＝‘0’；
ｅｌｓｅ
ｉｆ（ｑ＇ｅｖｅｎｔ ａｎｄ ｑ＝‘0’）ｔｈｅｎ
ｉｆ ｌｏａｄ＝‘1’ ｔｈｅｎ；
ｃ:＝ｃ＋1
ｉｆ ｃ＜13 ｔｈｅｎ
ｉｆ ｃ＝1 ｔｈｅｎ
ｐｐ:＝″11000010″；
ｅｌｓｉｆ ｃ＝2 ｔｈｅｎ
ｐｐ:＝″00001100″；
ｅｌｓｉｆ ｃ＝3 ｔｈｅｎ
ｐｐ:＝″00101001″；
ｅｌｓｉｆ ｃ＝4 ｔｈｅｎ
ｐｐ＝″11000010″；
ｅｌｓｉｆ ｃ＝5 ｔｈｅｎ
ｐｐ:＝″00001101″；
ｅｌｓｉｆ ｃ＝6 ｔｈｅｎ
ｐｐ:＝″10000000″；
ｅｌｓｉｆ ｃ＝7 ｔｈｅｎ
ｐｐ:＝″11000010″；
ｅｌｓｉｆ ｃ＝8 ｔｈｅｎ
ｐｐ:＝″00010001″；
ｅｌｓｉｆ ｃ＝9 ｔｈｅｎ
ｐｐ:＝″10000000″；
ｅｌｓｉｆ ｃ＝10 ｔｈｅｎ
ｐｐ:＝″11000010″；
ｅｌｓｉｆ ｃ＝11 ｔｈｅｎ
ｐｐ:＝″00010011″；
ｅｌｓｉｆ ｃ＝12 ｔｈｅｎ
ｐｐ:＝″00010111″
ｅｎｄ ｉｆ；
ｂ:＝0；ｐ＜＝ｐｐ（7）；
ｅｌｓｉｆ ｃ＝13 ｔｈｅｎ
ｐ＜＝‘0’； QB＜＝‘1’；
ｅｎｄ ｉｆ；
ｅｌｓｅ
ｉｆ ｂ＜7 ｔｈｅｎ ｂ:＝ｂ＋1；
ｐｐ（7 ｄｏｗｎｔｏ 1）:＝ｐｐ（6 ｏｗｎｔｏ 0）；
ｐ＜＝ｐｐ（7）；
ｅｌｓｅ ｐ＜＝‘1’；
ｅｎｄ ｉｆ；
ｅｎｄ ｉｆ；
ｅｎｄ ｉｆ；
ｅｎｄ ｉｆ；
ｅｎｄ ｐｒｏｃｅｓｓ ｒｅｇ1；
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